SOI-Wafer

Im Zuge der Entwicklung der modernen Halbleitertechnologie hat sich Silicon on Insulator (SOI) von einer speziellen Technik zu einer wichtigen Materialplattform entwickelt, die Hochleistungsrechnen, Kommunikation mit geringem Stromverbrauch, MEMS-Sensorik und sogar die Forschung an Quantengeräten unterstützt. Für Forscher ist der SOI-Wafer nicht nur ein Substrat für Experimente, sondern ein „Prüfstand“, um neuartige physikalische Effekte zu erforschen und Leistungsgrenzen zu verschieben.

Abb. 1 Typische Struktur eines SOI-Wafers und Geräteanwendungen

1. Warum einen SOI-Wafer wählen? – Kernvorteile der Gerätephysik

Die grundlegende Struktur eines SOI-Wafers bietet zahlreiche unersetzliche Vorteile auf Geräteebene. Im Vergleich zur herkömmlichen Bulk-Silizium-CMOS-Technologie bringt die SOI-Technologie eine radikale Änderung der Geräteisolationsschemata mit sich.

• Latch-up-Beseitigung: Die SOI-Struktur erreicht eine vollständige dielektrische Isolierung zwischen den Geräten ohne parasitäre Thyristorpfade (siehe Abb. 2), was die Zuverlässigkeit der Schaltung erheblich verbessert.
• Reduzierte parasitäre Kapazität und höhere Geschwindigkeit: Die vergrabene Oxidschicht (BOX) isoliert die Geräteschicht vom Substrat und verringert die parasitäre Source/Drain-Kapazität zum Substrat erheblich (ungefähr 1/3 der Kapazität von Bulk-Silizium).
• Ausgezeichnete Strahlungshärte: Das aktive Volumen wird stark reduziert, was zu einem deutlichen Rückgang des durch ionisierende Strahlung induzierten Photostroms führt.
• Großer Temperaturbereich (bis zu >300 °C): In vollständig entladenen SOI-Geräten bei hohen Temperaturen wird der Leckstrom im ausgeschalteten Zustand vom Erzeugungsstrom dominiert (proportional zu n)._ich(T) statt durch Diffusionsstrom (proportional zu n)._ich²(T) wie in Bulk-Silizium, was zu Leckströmen führt, die 3–4 Größenordnungen niedriger sind als die von Bulk-Geräten.
• Unterstützt extreme Skalierung: Ultradünne Geräteschichten (≤20 nm) in Kombination mit Multi-Gate-Architekturen (FinFET, Ω-FET, GAA) unterdrücken effektiv Kurzkanaleffekte und ermöglichen die Skalierung von Gate-Längen auf unter 10 nm.

Abb. 2 Strukturvergleich zwischen Bulk-Silizium-CMOS und SOI-CMOS

2. Mainstream-Herstellungswege und technische Herausforderungen für SOI-Wafer

Die endgültige Geräteleistung eines SOI-Wafers hängt stark von der Wahl des Herstellungsprozesses ab. Derzeit basieren die branchenüblichen Vorbereitungstechniken – darunter SIMOX (Separation by IMplanted OXygen), Smart Cut™ (Smart-Cutting) und BESOI (Bond and Etch-back SOI) – jeweils auf unterschiedlichen physikalischen Mechanismen und bieten unterschiedliche Vorteile bei der BOX-Qualität, der Defektdichte der Geräteschicht und der Gleichmäßigkeit der Dicke, wodurch sie für Anwendungen von ultradünnem FD-SOI bis hin zu Dickschicht-MEMS geeignet sind.

2.1 SIMOX (Trennung durch implantierten Sauerstoff)

Eine vergrabene Oxidschicht wird durch hochdosierte Sauerstoffionenimplantation und anschließendes Hochtemperaturglühen gebildet. Der später entwickelte ITOX-Prozess (Internal Thermal Oxidation) kann „Siliziumrohre“-Defekte effektiv beseitigen und die Stöchiometrie der BOX-Schicht verbessern.

Abb. 3 SIMOX-Verfahrensprinzip und Schliffbild

2.2 Smart Cut™-Technologie

Durch Wasserstoffionenimplantation und Wafer-Bonding wird die Geräteschicht mit hoher Präzision übertragen. Dies ist derzeit die gängige Methode zur Herstellung hochwertiger SOI-Wafer. Es ermöglicht eine präzise Steuerung der Dicke der Geräteschicht (4 nm – 1,5 μm) und der BOX-Dicke (5 nm – 5 μm), während der Seed-Wafer wiederverwendet werden kann, was die Kosten erheblich senkt.

Abb. 4 Smart Cut™-Prozessschritte und Mikrostrukturen der implantierten Region

2.3 Eltran®-, BSOI- und BESOI-Technologien

• Eltran®: Verwendet poröses Silizium als Trennschicht; Nach dem epitaktischen Wachstum von einkristallinem Silizium wird die Schicht übertragen. Die Geräteschicht erleidet keinen Schaden durch Ionenimplantation und ist frei von COP-Defekten (Crystal Originated Particles).
• BSOI / BESOI: Geeignet für dicke Geräteschichten (>10 μm) für Anwendungen wie Leistungsgeräte und MEMS-Strukturen. BESOI führt eine mit Bor oder Germanium dotierte Ätzstoppschicht ein, um äußerst gleichmäßige dünne Schichten zu erzielen.

Abb. 5 Schematische Darstellungen der Prozesse (a) Eltran®, (c) BSOI und (d) BESOI

3. Charakterisierung von SOI-Wafern

Unterschiede in den Forschungsergebnissen sind oft auf subtile Schwankungen in der Substratqualität zurückzuführen. Daher sind bei SOI-Waferanwendungen in Forschungsqualität eine systematische Strukturcharakterisierung und elektrische Tests zu wesentlichen Voraussetzungen geworden, um zu überprüfen, ob das Material die Anforderungen für die Geräteherstellung erfüllt.

3.1 Strukturelle Defektcharakterisierung (HF-Defekte und Secco-Defekte)

Kristalldefekte in der Geräteschicht können sich bis zur vergrabenen Oxidschicht ausbreiten und nach dem HF-Ätzen optisch erkennbare Defektpunkte bilden. Das Secco-Ätzen greift bevorzugt Bereiche mit Spannungskonzentration an, um Versetzungen und andere Defekte aufzudecken.

3.2 Elektrische Charakterisierung (Pseudo-MOSFET, Hall-Effekt und Vierpunktsonde)

Für ultradünne Geräteschichten sind herkömmliche Testmethoden begrenzt. Die Pseudo-MOSFET-Methode, Hall-Effekt-Messungen und Vierpunkt-Sondentechniken werden eingesetzt, um wichtige elektrische Parameter (Mobilität, Schwellenspannung, Dotierungskonzentration und Grenzflächenzustandsdichte) zu extrahieren.

4. SOI-Gerätearchitekturen und physikalische Effekte für die Spitzenforschung

Für akademische Anwender ist Silizium-auf-Isolator nicht nur ein Substrat, sondern eine Plattform für die Erforschung neuartiger Gerätephysik.

• Multi-Gate-Architekturen (FinFET, Ω-FET, GAA): Durch die Verbesserung der elektrostatischen Steuerung des Gates werden Kurzkanaleffekte wirksam unterdrückt. Theorie und Experimente zeigen, dass, wenn die Flossenbreite (W_Flosse) ist ≤2/3 der Gate-Länge (L_G) kann ein idealer Subthreshold-Swing (~60 mV/dez) erreicht werden.
• Merkmale „vollständig abgereichert“ (FD) und „teilweise abgereichert“ (PD).: FD-SOI-MOSFETs weisen einen steileren Unterschwellenhub auf (theoretisches Minimum 60 mV/Dez), was niedrigere Schwellenspannungen und einen Betrieb mit geringerer Leistung ermöglicht, ohne den „Kink-Effekt“ zu verursachen.
• Quanteneinschluss und Volumeninversion: Wenn die Dicke der Geräteschicht <10 nm beträgt, unterliegen Träger einer geometrischen Quantenbeschränkung (Energiequantisierung, die zu einem Anstieg der Schwellenspannung führt). In Doppel-Gate-Strukturen mit einem mäßig dicken Siliziumfilm kann es zu einer „Volumeninversion“ kommen, bei der sich die Ladungsträgerverteilung in der Mitte des Films und nicht an den Grenzflächen konzentriert, wodurch die Grenzflächenstreuung erheblich reduziert und die Mobilität verbessert wird.

5. SOI-Wafer verfügbar – stabile Materialunterstützung für die Forschung

PAM-XIAMEN liefert SOI-Wafer für F&E-Anwendungen. Die Dicke der Geräteschicht, die Dicke des vergrabenen Oxids und die Art der Dotierung können alle flexibel entsprechend den Forschungsanforderungen konfiguriert werden. Um einen SOI-Wafer-Preis oder eine technische Beratung zu erhalten, senden Sie bitte dasKontaktformularoder senden Sie eine E-Mail an[email protected]

SOI-Wafer-Spezifikation – PAM07162026
Begriff	Parameter	Wert
Endgültiger SOI-Wafer	Durchmesser	100mm	150mm	200mm
	Orientierung	(100), (110), (111)
	TTV	<5um
	BOGEN	<±30um
	Kette	<40um
	Metall	<5E10(Atome/cm²)
	Lichtpunktdefekte (@0,2μm)	<50 Stück/Wafer
	Flächenanzahl (@0,8μm)	<20 Stück/Wafer
	Positionierung	Abflachungen oder Kerben
SOI-Schicht	Dicke	0,1 ~ 300 um
	Leitfähigkeitstyp	N, P
	Widerstand	0,001–100 Ω·cm; ≥10.000Ω·cm
	Finish der SOI-Schicht	poliert
Vergrabene Oxidschicht	Dicke	0,1 ~ 4 um
Griff Wafer	Dicke	(400-525) ±15 um	(400-625) ±15 um	(400-725) ±15 um
	Orientierung	(100), (110), (111)
	Leitfähigkeitstyp	N, P
	Wachstumsmethode	CZ, MCZ oder FZ
	Widerstand	0,001–100 Ω·cm; ≥10.000Ω·cm
	Rückseitenfinish	poliert, geätzt, Oxid
	Lasermarkierung	SEMI M12

Egal, ob Sie Halbleiterwafer für die Forschung oder für industrielle Anwendungen benötigen, kontaktieren Sie uns bitte per E-Mail unter[email protected] und [email protected].

 

Referenzen:

1. Kim, T. & Lee, J. (2023). Herstellung und Charakterisierung von Silizium-auf-Isolator-Wafern. Micro and Nano Systems Letters, 11(1), 15.
2. Rudenko, TE, Nazarov, AN, & Lysenko, VS (2020). Die Weiterentwicklung von Silizium-auf-Isolator-Geräten (SOI) und ihren grundlegenden Eigenschaften. Halbleiterphysik, Quantenelektronik und Optoelektronik, 23(3).