Plaquette SOI

In the evolution of contemporary semiconductor technology, Silicon on Insulator (SOI) has transformed from a specialized technique into a critical material platform that underpins high‑performance computing, low‑power communication, MEMS sensing, and even quantum device research. For researchers, SOI wafer is not merely a substrate for experiments but a “testbed” for exploring novel physical effects and pushing performance limits.

Fig. 1 Typical structure of an SOI wafer and device applications

1. Why Choose an SOI Wafer? – Core Advantages from Device Physics

The fundamental structure of an SOI wafer delivers multiple irreplaceable device‑level advantages. Compared with conventional bulk‑silicon CMOS technology, SOI technology brings a radical change in device isolation schemes.

• Latch‑up elimination: The SOI structure achieves complete dielectric isolation between devices, with no parasitic thyristor paths (see Fig. 2), significantly improving circuit reliability.
• Reduced parasitic capacitance and higher speed: The buried oxide layer (BOX) isolates the device layer from the substrate, substantially lowering the source/drain parasitic capacitance to the substrate (approximately 1/3 of that in bulk silicon).
• Excellent radiation hardness: The active volume is greatly reduced, leading to a marked decrease in photocurrent induced by ionizing radiation.
• Wide temperature operation (up to >300 °C): In fully depleted SOI devices at high temperatures, the off‑state leakage current is dominated by generation current (proportional to n_i (T) rather than by diffusion current (proportional to  n_i² (T) as in bulk silicon, yielding leakage currents 3–4 orders of magnitude lower than those of bulk devices.
• Supports extreme scaling: Ultrathin device layers (≤20nm) combined with multi‑gate architectures (FinFET, Ω‑FET, GAA) effectively suppress short‑channel effects, enabling gate lengths to be scaled below 10 nm.

Fig. 2 Structural comparison between bulk‑silicon CMOS and SOI CMOS

2. Mainstream Manufacturing Routes and Technical Challenges for SOI Wafers

The final device performance of an SOI wafer is highly dependent on the choice of fabrication process. Currently, the industry‑standard preparation techniques – including SIMOX (Separation by IMplanted OXygen), Smart Cut™ (smart‑cutting), and BESOI (Bond and Etch‑back SOI) – each rely on different physical mechanisms and offer differentiated advantages in BOX quality, device‑layer defect density, and thickness uniformity, making them suitable for applications ranging from ultrathin FD‑SOI to thick‑film MEMS.

2.1 SIMOX (Separation by Implanted Oxygen)

A buried oxide layer is formed by high‑dose oxygen ion implantation followed by high‑temperature annealing. The later‑developed ITOX (Internal Thermal Oxidation) process can effectively eliminate “silicon pipes” defects and improve the stoichiometry of the BOX layer.

Fig. 3 SIMOX process principle and cross‑sectional micrograph

2.2 Smart Cut™ Technology

Through hydrogen ion implantation and wafer bonding, the device layer is transferred with high precision. This is currently the mainstream method for producing high‑quality SOI wafers. It enables precise control of the device‑layer thickness (4nm – 1.5μm) and BOX thickness (5nm – 5μm), while the seed wafer can be reused, significantly reducing cost.

Fig. 4 Smart Cut™ process steps and microstructures of the implanted region

2.3 Eltran®, BSOI, and BESOI Technologies

• Eltran®: Uses porous silicon as a separation layer; after epitaxial growth of single‑crystal silicon, the layer is transferred. The device layer suffers no ion‑implantation damage and is free from Crystal Originated Particles (COPs) defects.
• BSOI/BESOI: Suitable for thick device layers (>10μm) for applications such as power devices and MEMS structures. BESOI introduces a boron‑ or germanium‑doped etch‑stop layer to achieve highly uniform thin layers.

Fig. 5 Schematic illustrations of (a) Eltran®, (c) BSOI, and (d) BESOI processes

3. Characterization of SOI Wafers

Les différences dans les résultats de recherche proviennent souvent de subtiles fluctuations de la qualité du substrat. Par conséquent, dans les applications de plaquettes SOI de qualité recherche, la caractérisation structurelle systématique et les tests électriques sont devenus des conditions préalables essentielles pour vérifier si le matériau répond aux exigences de fabrication des dispositifs.

3.1 Caractérisation des défauts structurels (défauts HF et défauts Secco)

Les défauts cristallins dans la couche du dispositif peuvent se propager à la couche d'oxyde enterrée, formant des points de défaut optiquement détectables après la gravure HF. La gravure Secco attaque préférentiellement les régions de concentration de contraintes pour révéler les luxations et autres défauts.

3.2 Caractérisation électrique (Pseudo‑MOSFET, effet Hall et sonde à quatre points)

Pour les couches ultrafines des appareils, les méthodes de test conventionnelles sont limitées. La méthode pseudo-MOSFET, les mesures à effet Hall et les techniques de sonde à quatre points sont utilisées pour extraire les paramètres électriques clés (mobilité, tension de seuil, concentration de dopage et densité d'état d'interface).

4. Architectures de dispositifs SOI et effets physiques pour la recherche de pointe

Pour les utilisateurs universitaires, le silicium sur isolant n’est pas seulement un substrat mais une plateforme pour explorer la nouvelle physique des dispositifs.

• Architectures multi-portes (FinFET, Ω-FET, GAA): En améliorant le contrôle électrostatique de la grille, les effets de canal court sont efficacement supprimés. La théorie et les expériences indiquent que lorsque la largeur de l'aileron (W_ailette) est ≤2/3 de la longueur de la grille (L_g), une oscillation inférieure au seuil idéale (~60 mV/déc) peut être obtenue.
• Caractéristiques entièrement épuisées (FD) et partiellement épuisées (PD): Les MOSFET FD-SOI présentent une oscillation inférieure au seuil plus prononcée (minimum théorique de 60 mV/déc), permettant des tensions de seuil plus faibles et un fonctionnement à faible consommation, tout en étant exempts de « l'effet de torsion ».
• Confinement quantique et inversion de volume: Lorsque l'épaisseur de la couche du dispositif est <10 nm, les porteurs subissent un confinement quantique géométrique (quantification de l'énergie conduisant à une augmentation de la tension de seuil). Dans les structures à double grille avec un film de silicium moyennement épais, une « inversion de volume » peut se produire, où la distribution des porteurs est concentrée au centre du film plutôt qu'aux interfaces, réduisant considérablement la diffusion aux interfaces et améliorant la mobilité.

5. Plaquettes SOI disponibles – Support matériel stable pour la recherche

PAM-XIAMEN fournit des plaquettes SOI pour les applications de R&D. L'épaisseur de la couche du dispositif, l'épaisseur de l'oxyde enterré et le type de dopage peuvent tous être configurés de manière flexible en fonction des exigences de la recherche. Pour obtenir un prix de plaquette SOI ou une consultation technique, veuillez soumettre leformulaire de contactou envoyez un email à[email protected]

Spécification de la plaquette SOI – PAM07162026
Terme	Paramètres	Évaluer
Plaquette SOI finale	Diamètre	100mm	150mm	200mm
	Orientation	(100), (110), (111)
	TTV	<5um
	ARC	<±30um
	Chaîne	<40um
	métal	<5E10(atomes/cm²)
	Défauts de point lumineux (@0,2 μm)	<50 unités/gaufrette
	Nombre de zones (@0,8 μm)	<20 unités/gaufrette
	Positionnement	Plats ou encoche
Couche SOI	Épaisseur	0,1 ~ 300 um
	Type de conductivité	N, P
	Résistivité	0,001 à 100Ω·cm ; ≥10 000Ω·cm
	Finition de la couche SOI	brillant
Couche d'oxyde enterrée	Épaisseur	0,1 ~ 4 um
Plaquette de poignée	Épaisseur	(400-525) ± 15 um	(400-625) ± 15 um	(400-725) ± 15 um
	Orientation	(100), (110), (111)
	Type de conductivité	N, P
	Méthode de croissance	CZ, MCZ ou FZ
	Résistivité	0,001 à 100Ω·cm ; ≥10 000Ω·cm
	Finition arrière	poli, gravé, oxyde
	Marquage laser	SEMI-M12

Que vous ayez besoin de plaquettes semi-conductrices pour la recherche ou pour des applications industrielles, veuillez nous contacter par e-mail à l'adresse[email protected]et[email protected].

 

Les références:

1. Kim, T. et Lee, J. (2023). Fabrication et caractérisation de plaquettes de silicium sur isolant. Lettres sur les micro et nano systèmes, 11(1), 15.
2. Rudenko, TE, Nazarov, AN et Lysenko, VS (2020). L’avancement des dispositifs silicium sur isolant (SOI) et leurs propriétés de base. Physique des semi-conducteurs, électronique quantique et optoélectronique, 23(3).