SiCエピタキシャル材料の最も基本的で重要なパラメータは、厚さとドーピング濃度の均一性です。実際、エピタキシャルパラメータは主にデバイスの設計に依存します。 例えば、エピタキシャルパラメータは、デバイスの異なる電圧レベルに応じて異なります。 一般に、低電圧が600 Vの場合、必要なエピタキシーの厚さは約6μmになる可能性があります。 1200〜1700の中電圧の場合、必要な厚さは10〜15μmです。 電圧が> = 10000ボルトの場合、100μm以上が必要になる場合があります。 したがって、電圧能力の増加に伴い、エピタキシャル厚さが増加し、高品質のエピタキシャルウェーハの準備がより困難になり、特に高電圧場での欠陥制御も大きな課題となります。

SiCエピタキシーの欠陥

実際、SiCエピタキシーには多くの欠陥があります。 結晶が異なるため、その欠陥は他の結晶の欠陥とは異なります。 彼の欠陥には、主に微小管、三角形の欠陥、表面のニンジンの欠陥、およびステップ凝集などのいくつかの特別な欠陥が含まれます。

基本的に、多くの欠陥は基板から直接コピーされるため、基板の品質と処理のレベルは、エピタキシャル成長、特に欠陥の制御にとって非常に重要です。

SiCエピタキシャル欠陥は、一般的に致命的なものと致命的でないものに分類されます。 三角形の欠陥や落下などの致命的な欠陥は、ダイオード、MOSFET、バイポーラデバイスを含むすべてのタイプのデバイスに影響を及ぼします。 最大の影響は絶縁破壊電圧であり、これにより絶縁破壊電圧が20％、さらには90％低下する可能性があります。 一部のTSDやTEDなどの致命的でない欠陥は、ダイオードに影響を与えない可能性があり、MOSおよびバイポーラデバイスの寿命に影響を与える可能性があります。またはリークの影響を与える可能性があり、最終的には端末

SiCのエピタキシャル欠陥を制御するための最初の方法は、基板材料を慎重に選択することです。 2つ目は、機器とローカリゼーションを選択することです。 三つ目は技術を処理することです。

SiCエピタキシャル技術の進歩

低電圧および中電圧の分野では、エピタキシャルウェーハのコアパラメータの厚さとドーピング濃度を比較的良くすることができます。 しかし、高電圧の分野では、厚さ、ドーピング濃度の均一性、三角形の欠陥など、克服すべき多くの困難がまだあります。

中電圧および低電圧アプリケーションの分野では、SiCエピタキシャル技術は比較的成熟しています。 基本的に、低電圧および中電圧でSBD、JBS、MOSおよびその他のデバイスの要件を満たすことができます。 上記は、1200Vデバイスアプリケーション用の10μmエピタキシャルウェーハです。 その厚さとドーピング濃度は非常に良好なレベルに達しており、表面欠陥も非常に良好であり、0.5平方メートル未満に達する可能性があります。

高電圧エピタキシーの分野では、エピタキシャル技術の開発は比較的遅れています。 たとえば、20000 Vデバイス上の200μmSiCエピタキシャル材料は、上記の低電圧差、特にドーピング濃度の均一性と比較して、多くの均一性、厚さ、および濃度を持っています。 同時に、高電圧デバイスに必要な厚膜には多くの欠陥があり、特に三角形の欠陥は主に高電流デバイスの準備に影響を与えます。 大電流は大きなチップ面積を必要とします。 同時に、その少数キャリアの寿命も比較的短いです。

高電圧の観点から、デバイスのタイプは、より長い少数キャリア寿命を必要とするバイポーラデバイスで使用される傾向があります。 右の図から、理想的な順方向電流を実現するには、その少数キャリアの寿命が少なくとも5μs以上である必要があることがわかります。 現在、エピタキシャルウェーハの少数キャリア寿命のパラメータは約1〜2μsであるため、現在、高電圧デバイスの需要はありません。また、後処理技術も必要です。

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