균일성이 우수하고 결함 밀도가 매우 낮은 150mm 4H n형 SiC 에피 웨이퍼를 사용할 수 있습니다. SiC 에피택셜 웨이퍼는 탄화규소 기판 위에 기판과 동일한 결정을 갖고 일정한 요건을 갖춘 단결정막(에피택셜층)을 성장시킨 탄화규소 웨이퍼를 말한다. 이제 아래를 참조하십시오SiC 기판 위의 SiC 에피층예:
1. 150mm 4H N-type SiC Epi Wafer 사양
1.1 항목: PAM-191014-SIC-EPI
SiC 웨이퍼(연구/생산 등급) | |
기판 두께(평균) [μm] | 350 ± 25 |
지름 [mm] | 150 ± 0.25 |
편평한 길이 [mm] | 47.5±2.0 |
폴리형/전도도 | 4H/n형 |
전면 마감 | CMP |
에피페이스/오리엔테이션 | Si/(0001) 4± 0.5° 오프 |
기판 저항률 [Ω.cm] | ≤ 0.025 |
마이크로파이프 밀도(MPD) [cm-2] | ≤ 1.00 |
기저면 결함(BPD) [cm-2] | ≤ 미정 |
총 적층 결함(TSD) [cm-2] | ≤ 미정 |
1차 EPI 두께 [μm] | 1 |
1st EPI 캐리어 콘. [E18cm-3] | 1 |
2nd EPI 두께 9 포인트 평균 [μm] | 5~10.00 ± 10% |
2nd EPI 캐리어 콘. 9점 평균 [E16 cm-3] | 1.000 ± 0.20 |
TTV [GBIR] [μm] | ≤ 15.00 |
날실(3p) [μm] | ≤ 60.00 |
보우(3p) [μm] | ±40.00 |
에지 제외 | 1mm |
EPI 표면 결함(PDD) [cm-2] | ≤ 2.00 |
EPI 표면 거칠기 [nm] | ≤ 2.00 |
확산 조명에 의한 에지 칩(최대) | 없음 |
고강도 빛에 의한 크랙 | 없음 |
비주얼 카본 내포물 누적면적 | ≤ 0.05% |
고강도 빛에 의한 스크래치 | 없음 |
고강도 빛에 의한 오염 | 없음 |
1.2 항목: PAM-190919-SIC-EPI
SiC 웨이퍼(연구/생산 등급) | |
기판 두께(평균) [μm] | 150 ± 0.25 |
지름 [mm] | 350 ± 25 |
편평한 길이 [mm] | 47.5±2.0 |
폴리형/전도도 | 4H/n형 |
전면 마감 | CMP |
에피페이스/오리엔테이션 | 축외 4도 |
기판 저항률 [Ω.cm] | 0.015-0.028 |
마이크로파이프 밀도(MPD) [cm-2] | <0.5 |
기저면 결함(BPD) [cm-2] | ≤ 미정 |
총 적층 결함(TSD) [cm-2] | ≤ 미정 |
1차 EPI 두께 [μm] | 0.5 |
1st EPI 캐리어 콘. [E18cm-3] | 1.00E+18 |
2nd EPI 두께 9 포인트 평균 [μm] | 14 |
두께균일도(%) | <3 % |
2nd EPI 캐리어 콘. 9점 평균 [E15 cm-3] | 5.50E+15 |
두께균일도(%) | <5 % |
TTV [GBIR] [μm] | – |
날실(3p) [μm] | ≤ 35 |
보우(3p) [μm] | – |
에지 제외 | 1mm |
EPI 표면 결함(PDD) [cm-2] | – |
EPI 표면 거칠기 [nm] | ≤ 2.00 |
확산 조명에 의한 에지 칩(최대) | 없음 |
고강도 빛에 의한 크랙 | 없음 |
비주얼 카본 내포물 누적면적 | – |
고강도 빛에 의한 스크래치 | 없음 |
고강도 빛에 의한 오염 | 없음 |
2. 150mm 4H N-type SiC Epi 웨이퍼 현황
실리콘 카바이드 재료를 기판으로 사용하는 산업 체인에는 주로 실리콘 카바이드 기판 재료 준비, SiC 에피택시 성장, 장치 제조 및 다운스트림 애플리케이션 시장이 포함됩니다. SiC 기판에서 화학기상증착법(CVD법)은 주로 기판 표면에 요구되는 얇은 sic 에피택셜막을 생성하여 에피택셜 웨이퍼를 형성하고 추가로 디바이스를 만드는 데 사용됩니다.
실제 응용 분야에서 SiC 에피택셜 레이어의 품질에 대한 요구 사항은 매우 높습니다. 압력 저항의 지속적인 개선으로 필요한 SiC 에피 성장의 두께가 더 두꺼워질 것이며 그에 따라 SiC 에피택시 공정 비용이 조정될 것입니다. 150mm 4H N형 SiC 에피 웨이퍼는 전압 레벨이 3.3kV 이하인 SiC 전력 전자 장치의 개발을 충족할 수 있습니다. 그러나 여전히 10kV 이상의 전압 레벨 장치 개발 및 바이폴라 장치 개발에 대한 요구를 충족시키지 못하고 있습니다.
자세한 내용은 다음 이메일로 문의하십시오.victorchan@powerwaywafer.com 과 powerwaymaterial@gmail.com.