4H-SiC 전력소자 웨이퍼 박형화 기술: 온저항 최적화와 서지전류 견고성 간의 트레이드오프 분석 +

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대표적인 와이드 밴드갭 반도체 소재인 탄화규소(SiC)는 높은 임계 항복 전계 강도, 높은 열전도도, 높은 전자 포화 드리프트 속도 등 우수한 특성으로 인해 차세대 전력전자소자의 핵심 소재로 자리잡고 있다. SiC 전력소자 개발에서는 주로 소자 온저항(on-resistance)을 낮추는 것을 목표로 웨이퍼 박형화 기술이 폭넓게 채택되고 있다.NS_ON) 및 열 저항을 향상시켜 정적 성능 및 방열 성능을 향상시킵니다. 그러나 최근 연구에 따르면 웨이퍼를 얇게 하면 특정 성능 측면을 최적화할 수 있지만 장치의 서지 전류 견고성에 부정적인 영향을 미칠 수도 있는 것으로 나타났습니다.

1. 웨이퍼 박형화 기술: 재료 균일성부터 온저항 최적화까지

일반적인 SiC 전력 장치에서 에피택셜 층 두께는 일반적으로 수 마이크로미터에서 수십 마이크로미터에 불과한 반면, 기판 두께는 350μm까지 높을 수 있습니다. 상대적으로 두꺼운 이 기판은 웨이퍼 처리에 필요한 기계적 지원을 제공하지만 장치의 전기적 기능에는 참여하지 않지만 전체 장치 저항의 약 70%를 차지합니다. 따라서 기판 두께를 얇게 하면 소자 온 저항과 순방향 전압 강하를 크게 줄일 수 있습니다.V_에프). 그러나 박형화의 영향은 저항값에만 국한되지 않습니다. 이는 또한 웨이퍼 재료 자체의 균일성과도 관련됩니다.

러쉬외.먼저 UV-PL(자외선 광발광) 매핑을 사용하여 서로 다른 두 공급업체의 4H-SiC 웨이퍼 재료를 특성화했습니다. 연구에 따르면 웨이퍼에는 소위 "패싯 영역"이 포함되어 있는 것으로 나타났습니다. 이 영역은 결정 성장 중 불순물 통합이 강화되어 도핑 농도가 더 높고 UV-PL 이미지에서 더 어두운 영역으로 나타납니다. 그림에서 볼 수 있듯이 공급업체 A의 웨이퍼는 균일한 대비를 보이는 반면, 공급업체 B의 웨이퍼는 오른쪽에 뚜렷한 패싯 영역을 보여줍니다. 이러한 재료 수준의 불균일성은 장치 전반에 걸친 전기적 성능의 후속 분포에 직접적인 영향을 미칩니다.

그림 1 웨이퍼의 UV-PL 매핑 이미지: (a) 공급업체 A 웨이퍼 UV-PL 이미지; (b) 공급업체 B 웨이퍼 UV-PL 이미지

실험에 따르면 패싯 영역에 위치한 장치는 더 높은 기판 도핑 농도로 인해 더 낮은 순방향 전압 강하를 나타내는 것으로 나타났습니다. 이는 패싯 영역 외부의 장치에 비해 약 4%의 차이가 있습니다. 더 중요한 것은 웨이퍼를 얇게 하면 이러한 불균일성이 크게 개선된다는 것입니다. 러쉬외.웨이퍼 두께를 350μm에서 약 90μm로 얇게 만들었습니다(기판 두께는 65μm에 불과하고 나머지 25μm는 에피층, 전력 금속화 및 폴리이미드 패시베이션 층으로 구성됨). 저항에 대한 기판의 기여도가 크게 감소하여 패싯 영역과 비패싯 영역의 디바이스 간 순방향 특성 차이가 약 15%에서 9%로 줄어들어 전체 웨이퍼에 걸쳐 디바이스 성능의 균일성이 효과적으로 향상됩니다.

희석 공정의 구체적인 구현과 관련하여 Rusch는외.임시 접착 기술을 사용하여 웨이퍼를 유리 캐리어에 부착한 후 거칠고 미세한 연삭을 통해 두께 감소를 달성했습니다. 박형화 후 레이저 어닐링 프로세스를 사용하여 후면 오믹 접촉을 형성했습니다. 이는 기존의 급속 열 어닐링(RTA)에서 발생할 수 있는 이미 제조된 전면 장치 구조에 대한 열 영향을 방지합니다.

Electrical test results further validate the performance improvement brought by thinning. After thinning, the forward voltage drop of the device decreased from 1.78V to 1.6 V (at 6A rated current); the on-resistance dropped by approximately 30% (to 90mΩ) in the Schottky conduction regime and by approximately 60% (to 12mΩ) in the conductivity modulation regime. More importantly, the thinned devices still maintained a blocking voltage exceeding 1.1kV, with a leakage current below 1μA at a rated voltage of 650V, demonstrating that the thinning process has no negative impact on device voltage blocking capability.

그림 2 웨이퍼 박형화 전후의 650V SiC JBS 다이오드의 순방향 특성 비교: 박형화된 장치(왼쪽); 박화 전후의 역특성(오른쪽)

2. 서지 전류 견고성에 대한 웨이퍼 박형화의 영향

웨이퍼 박화는 온 저항을 줄이고 재료 균일성을 향상시키는 놀라운 결과를 달성하지만 Damcevska는외.열 관리 관점에서 다른 관점을 제공합니다. 그들의 연구에서는 웨이퍼가 얇아지면 열 저항이 감소하는 동시에 장치의 열 정전 용량도 크게 낮아지며, 열 정전 용량 감소가 서지 전류 견고성에 미치는 부정적인 영향이 열 저항 감소로 인한 긍정적인 이점보다 클 수 있다는 점을 지적합니다.

서지 전류가 발생하는 동안 장치는 밀리초 내에 정격 전류의 여러 배에 달하는 펄스를 견디며 많은 양의 줄 열을 생성합니다. 장치의 일시적인 온도 상승은 열 저항(NS_일) 및 열용량(씨_일). 담체프스카외.열 균형의 원리에 기초하여 시간의 함수로서 칩 온도에 대한 미분 방정식 모델을 확립했습니다. 단위 시간당 칩의 열 에너지의 순 증가는 서지에 의해 생성된 줄(Joule) 가열 전력에서 열 저항을 통해 환경으로 소산되는 전력을 뺀 값과 같습니다. 결과적인 온도 변화 법칙은 열 용량이 칩의 열 흡수 능력을 결정한다는 것을 보여줍니다. 열 용량이 클수록 단위 열당 온도 상승은 낮아집니다. 더욱이 밀리초 지속의 서지 이벤트에서는 일시적인 온도 상승에 대한 열 용량의 영향이 열 저항의 영향을 초과하는 경우가 많습니다.

이 연구에서는 두 가지 장치 유형, 즉 350μm 두께의 웨이퍼에 제작된 1200V 쇼트키 배리어 다이오드(SBD)와 110μm 두께의 웨이퍼에 제작된 상용 1200V 병합 PiN-쇼트키(MPS) 다이오드를 비교했습니다. 테스트에는 10ms 반정현파 서지 전류가 사용되었습니다. 서지가 발생하는 동안 전류와 전압을 실시간으로 측정하고 이를 다양한 온도의 등온 IV 특성과 일치시켜 과도 칩 온도를 정확하게 얻었습니다.

그림 3 서지 전류 테스트 중 칩 온도 측정 방법: (a) 10ms 반 사인 서지 전류 파형; (b) 해당 전압 파형; (c) SBD의 칩 온도 비교. 얇은 장치에서 훨씬 더 높은 온도 상승을 나타냄

Experimental results show: for the SBD on a 350μm thick wafer, the chip temperature reaches approximately 175 °C at a peak surge current of 120A; for the MPS diode on a 110μm thick wafer, the same temperature is already reached at a peak surge current of only 90A. This means that under the compared conditions, wafer thinning reduces the device’s surge current capability by approximately 25%.

추가 열 매개변수 분석을 통해 근본 원인이 밝혀졌습니다. 웨이퍼 두께가 350μm에서 110μm로 줄어들면 단위 면적당 열 용량은 3.2배 감소하는 반면, 단위 면적당 열 저항은 1.2배만 감소합니다. 열 용량의 급격한 감소는 서지 발생 시 장치의 열 흡수 능력을 심각하게 약화시키므로 열 저항이 향상되더라도 전체 온도 상승은 여전히 ​​더 높습니다.

3. 성능 균형 및 최적화 전략

러쉬의 발견외.그리고 담체프스카외.모순적으로 보일 수 있지만 실제로는 SiC 전력 장치 웨이퍼 박화 기술에 내재된 성능 상충 관계가 드러납니다. 박화는 정적 전도 특성과 재료 균일성을 크게 최적화하지만 동적 서지 견고성을 손상시킵니다. 이러한 균형은 열 저항과 열 정전 용량이 장치 온도 상승에 영향을 미치는 다양한 메커니즘에서 비롯됩니다. 열 저항은 정상 상태 작동에서 지배적인 반면, 열 정전 용량은 과도 서지 조건에서 더 중요한 역할을 합니다.

담체프스카외. further point out that if the active area of the chip is enlarged while thinning to maintain the same on-resistance, superior overall performance can be achieved without thinning. Calculations show that if the area of a device on a 350μm thick wafer is increased from 8.6mm² to 11.0mm², its on-resistance can be reduced to the same level of 20mΩ as that of the 110μm thinned device, while the chip temperature under a 100A surge current is only about 140 °C, far lower than that of the thinned device.

Fig. 4 Comparison of surge-induced temperature rise under different wafer thickness and chip area configurations: (a) 110μm thickness, 8.6 mm² area; (b) 350μm thickness, 8.6mm² area; (c) 350μm thickness, 11.0mm² area

이 결과는 정적 손실과 동적 신뢰성 사이의 균형이 필요한 애플리케이션(예: 모터 드라이브, 그리드 보호)의 경우 칩 면적이 적절하게 증가된 박형화되지 않은 웨이퍼를 사용하는 것이 박형화에만 의존하는 것보다 더 유리할 수 있음을 의미합니다. 게다가 담체프스카외.또한 확산 솔더링과 같은 고급 패키징 기술은 열 저항을 줄일 수 있지만 열 용량 감소로 인한 서지 기능 손실을 보상할 수는 없습니다. 열 용량의 지배적인 역할은 여전히 ​​결정적입니다.

4. 결론

4H-SiC 전력소자용 웨이퍼 씨닝 기술은 양날의 검이다. 재료 관점에서 볼 때, 박화는 웨이퍼의 패싯 영역에 의해 발생하는 도핑 불균일성을 완화하는 데 도움이 되며, 이를 통해 전체 웨이퍼에 걸쳐 장치 성능의 일관성을 향상시킵니다. 전기적 성능의 관점에서 보면, 박형화는 기판 저항 기여를 효과적으로 감소시키고, 순방향 전도 특성을 크게 향상시키며, 레이저 어닐링과 같은 고급 공정과 결합할 때 우수한 차단 성능을 유지합니다. 그러나 열 관리 관점에서 보면 박형화로 인한 열 용량 감소로 인해 장치의 서지 전류 견고성이 심각하게 저하되고 열 저항 감소로 인한 긍정적인 이점보다 부정적인 영향이 더 큽니다.

이러한 성능 절충은 SiC 전력 장치의 프로세스 최적화가 특정 응용 분야 시나리오에 맞게 조정되어야 함을 시사합니다. 정적 손실 최소화가 핵심 요구 사항인 응용 분야(예: 고주파 스위칭 전원 공급 장치, 광전지 인버터)의 경우 박형화 기술은 온 저항 및 균일성 측면에서 장점을 충분히 활용할 수 있습니다. 심각한 서지 스트레스를 견뎌야 하는 애플리케이션(예: 모터 드라이브, 그리드 보호, 전기 자동차용 온보드 충전기)의 경우 적절한 웨이퍼 두께를 유지하고 칩 영역 구성을 최적화하는 것이 보다 안정적인 설계 선택일 수 있습니다.

연구용이나 산업 응용 분야용으로 얇은 SiC 웨이퍼가 필요한 경우 다음 주소로 이메일을 보내주십시오.[email protected] 과 [email protected].

 

참조:

1. Rusch, O., Hellinger, C., Moult, J., Corcoran, YL, & Erlbacher, T. (2020, 8월). 얇은 웨이퍼와 레이저 어닐링 기술을 통해 SiC 다이오드의 온저항을 줄입니다. 재료과학포럼(Vol. 1004, pp. 155-160). 트랜스 테크 출판사(주)
2. Damcevska, J., Dimitrijev, S., Haasmann, D., & Tanner, P. (2023). 서지 전류 동안 SiC 쇼트키 다이오드의 칩 온도에 대한 웨이퍼 박화 및 열 용량의 영향. 과학 보고서, 13(1), 19189.