SiC Epi wafer cho tụ điện MOS

SiC Epi wafer cho tụ điện MOS

Do khả năng chống điện, nhiệt và bức xạ tuyệt vời, cacbua silic đã trở thành vật liệu tiềm năng cho các ứng dụng trong môi trường bức xạ mạnh, công suất cao và tần số cao. Tụ điện MOS là một phương tiện quan trọng để nghiên cứu các bề mặt và giao diện bán dẫn, cũng như cấu trúc cơ bản của MOSFET. Do đó, nghiên cứu có hệ thống về tụ điện SiC MOS có ý nghĩa to lớn để cải thiện khả năng chống bức xạ của các thiết bị điện tử dựa trên SiC và tuổi thọ của thiết bị. Là một trong những nhà sản xuất wafer epiticular hàng đầu,PAM-Hạ Môncó thể cung cấp quy trình sản xuất tấm bán dẫn SiC epi cho tụ điện MOS. Xem bảng sau để biết các thông số cụ thể:

Quy trình sản xuất wafer SiC Epi

1. Thông số kỹ thuật của wafer 4HN SiC Epitaxy

PAM210218 – MOSC

SI. Không. Sự chỉ rõ
1 vật liệu wafer 4H-cacbua silic
2 Cấu hình wafer N+ với sử thi
3 Số Lớp Epi 2 người chơi
Lớp 1: lớp đệm
Lớp 2: lớp trên cùng
4 Độ dày lớp 2 5/8/10 ô±10%
5 Dopant lớp 2 nitơ
6 độ dày đồng đều <=5%
7 Mật độ khuyết tật bề mặt <1/cm2
8 Nồng độ pha tạp lớp 2 1.0 × 1016cm-3+/-20%
9 Nồng độ đồng nhất <=10%
10 Độ dày lớp 1 0,5 ô ± 10%
11 Lớp 1 Dopant nitơ
12 Nồng độ pha tạp lớp 1 1.0 × 1018cm-3+/-50%
13 Mặt trước Si-face
14 Loại dẫn điện chất nền Loại n pha tạp nhiều
15 dopant nitơ
16 định hướng tinh thể (0001) ± 0,25°
17 lệch hướng 4° về phía <11-20>
18 Mật độ vi ống ≤1 cm-2
19 Điện trở suất 0,015~0,028 ôm-cm
20 Đường kính 100 ± 0,4 mm
21 Độ dày 350 ± 25 ô
22 TTV ≤10 um
23 LTV ≤4 um
24 Làm cong ≤35 ô
25 Định hướng phẳng sơ cấp <20-11>
26 Định hướng phẳng thứ cấp <1-100>
27 Bề mặt hoàn thiện bề mặt Si CMP đánh bóng
28 Bề mặt hoàn thiện mặt chữ C đánh bóng quang học

 

2. Làm thế nào để Kiểm soát Nồng độ Pha tạp Epilayer trong Quy trình Sản xuất Tấm bán dẫn SiC Epi?

Kiểm soát loại pha tạp và nồng độ của các lớp epiticular là rất quan trọng đối với hiệu suất của các thiết bị năng lượng SiC, xác định trực tiếp các thông số điện quan trọng như điện trở cụ thể và điện áp chặn của các thiết bị tiếp theo. Phương pháp epitaxy cạnh tranh được phát hiện bởi các nhà nghiên cứu có thể thay đổi hiệu quả nồng độ pha tạp của loại N và loại P trong một phạm vi lớn và được sử dụng rộng rãi trong sản xuất thực tế. Ở đây, chúng tôi giải thích ngắn gọn nguyên tắc của nitơ (N) và nhôm (Al) lần lượt là các nguyên tố pha tạp loại N và loại P.

Trong quá trình sản xuất wafer epitaxy, các nguyên tử nitơ (N) cạnh tranh với các nguyên tử carbon (C) cho các vị trí mạng tinh thể. Để giảm nồng độ pha tạp của các nguyên tử nitơ (N), nên tăng nồng độ của các nguyên tử carbon (C) trong nguồn khí epitaxy; ngược lại, để giảm nồng độ nguyên tử carbon (C) trong nguồn khí epiticular, nên tăng nồng độ pha tạp của nguyên tử nitơ (N). Trong khi các nguyên tử nhôm (Al) cạnh tranh với các nguyên tử silicon (Si) cho các vị trí mạng tinh thể, bạn có thể tăng nồng độ nguyên tử silicon (Si) trong nguồn khí epitaxy để giảm nồng độ pha tạp của các nguyên tử nhôm (Al); Ngược lại, bạn có thể giảm nồng độ nguyên tử silic (Si) trong nguồn khí epiticular để tăng nồng độ pha tạp của nguyên tử nhôm (Al).

Trong chế biến SiC epitaxy, nguồn khí thường được sử dụng cho nguồn Si là SiCl4 hoặc SiH4; Nguồn khí thường dùng cho nguồn C là CCl4 hoặc C3H8. Chúng ta có thể kiểm soát tỷ lệ dòng chảy của cả hai để kiểm soát tỷ lệ thành phần C/Si, do đó kiểm soát hiệu quả nồng độ pha tạp của các nguyên tố khác nhau.

Ngoài ra, nồng độ pha tạp của lớp epiticular SiC có liên quan đến tốc độ dòng chảy của nguồn khí, áp suất khí và nhiệt độ tăng trưởng trong quy trình CVD. Lấy pha tạp nitơ (N) làm ví dụ để giải thích thêm. Sự pha tạp nitơ (N) có thể nhanh chóng đạt được bằng cách đưa nitơ (N2) vào sự tăng trưởng epiticular CVD. Từ Hình 1, chúng ta có thể biết rằng nồng độ pha tạp trên cả bề mặt Si và C tỷ lệ thuận với tốc độ dòng N2 trong phạm vi bốn bậc độ lớn ở tỷ lệ thành phần C/Si cố định. Nồng độ pha tạp của quy trình sản xuất wafer SiC epi bao gồm phạm vi pha tạp E14-E18, được sử dụng phổ biến nhất trong các thiết bị.

Hình.1 Mối quan hệ giữa nồng độ pha tạp nitơ (N) và tốc độ dòng nitơ (N2) trong epitaxy 4H-SiC ở 1550 ℃

Hình 1Mối quan hệ giữa nồng độ pha tạp nitơ (N) và tốc độ dòng nitơ (N2) trong epitaxy 4H-SiC ở 1550 ℃

Mối quan hệ giữa áp suất khí và nồng độ pha tạp của quá trình sản xuất SiC epi wafer trong khoang CVD đã được nghiên cứu. Như được hiển thị trong Hình 2, mối quan hệ giữa nồng độ nguyên tố N và áp suất được nghiên cứu trong các điều kiện nhiệt độ epiticular là 1600 ℃, tỷ lệ C/Si là 3,5 và tốc độ dòng nitơ là 12 ml/phút. Bất kể trên mặt phẳng C hay mặt phẳng Si của 4H-SiC, nồng độ pha tạp của quá trình sản xuất tấm wafer bán dẫn epi đều tăng khi áp suất tăng.

Hình 2. Mối quan hệ giữa nồng độ nguyên tố N và áp suất của Quy trình sản xuất phiến bán dẫn SiC Epitaxy

Hình 2Mối quan hệ giữa nồng độ nguyên tố N và áp suất của Quy trình sản xuất wafer SiC Epi

3. Câu hỏi thường gặp về SiC Epitaxy cho thiết bị MOS

Q:Dựa trên thông số kỹ thuật do bạn cung cấp, cấu trúc của tấm wafer 4H-SiC như sau:

Lớp biểu mô 4H-SiC lớp thứ 2 (Nồng độ pha tạp = 1 x 10^16 cm-3)/ Lớp biểu mô 4H-SiC lớp thứ nhất (Nồng độ pha tạp = 1 x 10^18 cm-3)/ Tấm wafer 4H-SiC (điện trở suất = 0,015-0,028 Ôm cm-3)

Chúng tôi đang có kế hoạch sử dụng tấm wafer này để chế tạo thành tụ điện MOS và thực hiện phép đo điện dung-điện áp.

Thông thường đối với wafer Silicon (điện trở suất = 1-10 ohm), chúng ta sẽ phủ một lớp oxit kim loại lên trên wafer silicon. Sau đó, chúng tôi sẽ đặt tiếp điểm kim loại trên cùng và tiếp điểm kim loại dưới cùng để thu được cấu trúc Al/Oxit kim loại/Silicon/Kim loại (tụ điện MOS) và thực hiện các phép đo điện dung-điện áp.

Dựa trên những hiểu biết trước đây của chúng tôi về cách sử dụng lát bán dẫn silicon, chúng tôi sẽ không thể thu được đường cong điện dung-điện áp nếu điện trở suất của lát bán dẫn silicon là 0,005 ohm (được gọi là lát bán dẫn silicon loại n pha tạp cao).

Chúng tôi muốn hỏi ý kiến ​​của bạn liệu tấm bán dẫn 4H-SiC được đề xuất có phù hợp với công việc nghiên cứu của chúng tôi hay không vì điện trở suất của tấm bán dẫn 4H-SiC được coi là có độ pha tạp cao (0,015-0,028 ohmcm-3) và lớp thứ nhất của 4H-SiC lớp biểu bì có nồng độ pha tạp cao 10^18 cm-3.

Trên thực tế, độ dày của lớp phủ 4H-SiC không quan trọng lắm đối với công việc nghiên cứu của chúng tôi nhưng chúng tôi cần có nồng độ pha tạp trong khoảng 5 x 10^15 đến 5 x 10^16 cm-3. Bạn có bất kỳ sản phẩm tiêu chuẩn nào được sản xuất bởi công ty của bạn sẽ rẻ hơn khi so sánh với wafer tùy chỉnh không?

A:1) Nồng độ pha tạp của lớp epiticular SiC nằm trong khoảng từ 5×10^15 đến 5×10^16 cm-3, có thể đạt được trong công nghệ epiticular.

2) Đối với điện trở suất trong khoảng 0,8 đến 0,1 ohmcm-3, nếu không thể thu được đường cong điện áp điện dung do điện trở suất thấp, thì nồng độ epitaxy nên xem xét nồng độ pha tạp thấp hơn (điện trở suất cao hơn).

đường điện

Để biết thêm thông tin, xin vui lòng liên hệ với chúng tôi email tạivictorchan@powerwaywafer.compowerwaymaterial@gmail.com.

Chia sẻ bài đăng này