Chất nền SiC cấp MOS và SBD
Silicon carbide (SiC), as a representative third-generation semiconductor material, offers exceptional properties including a wide bandgap (3.26eV for 4H-SiC), high critical breakdown electric field (~2.5MV/cm), and high thermal conductivity (4.9W/cm·K), making it uniquely advantageous in high‑voltage, high‑frequency, and high‑temperature power electronics. However, the performance and reliability of SiC power devices are largely governed by the crystalline quality of the substrate material.
Commercial 6‑inch N‑type 4H‑SiC substrates are typically classified into P‑MOS grade and P‑SBD grade. Both grades share the same resistivity and polytype, yet differ critically in defect control standards – with MOS‑grade specifications being uniformly more stringent than SBD‑grade. Is this difference a genuine quality advantage, or merely a reflection of disparate testing criteria? For researchers, clarifying the underlying physical rationale is the prerequisite for correct substrate selection.
This article provides a systematic, professional analysis for academic researchers across three dimensions: quantitative defect specifications, the mechanisms by which defects affect device performance, and cost‑industry realities.
1. Specification Comparison: Key Quality Metrics for MOS‑Grade vs. SBD‑Grade SiC Substrates
The differences between P‑MOS and P‑SBD grade substrates are not found in basic parameters such as polytype or resistivity – both are 4H‑polytype, with resistivities in the range of 0.015–0.025 Ω·cm. The real distinction lies in the density control of various crystalline defects. Taking a 6‑inch SiC substrate as an example:
| Product | 6‑inch Silicon Carbide Substrate | |
| Cấp | P‑MOS Grade | P‑SBD Grade |
| POLYTYPE | 4H | |
| điện trở suất | 0.015–0.025ohm·cm | |
| Micropipe Density (MPD) | ≤0.2/cm² | ≤0.5/cm² |
| Total Dislocation Density (EPD) | ≤4000/cm² | ≤8000/cm² |
| Threading Edge Dislocation (TED) | ≤3000/cm² | ≤6000/cm² |
| Basal Plane Dislocation (BPD) | ≤1000/cm² | 2000/cm2 |
| Threading Screw Dislocation (TSD) | ≤600/cm² | ≤1000/cm² |
| Stacking Fault Area | ≤0.5% | ≤1% |
Contact our technical team for customized selection solutions: [email protected]
Sự so sánh ở trên cho thấy rõ rằng chất nền loại P-MOS thực thi các tiêu chuẩn chất lượng nghiêm ngặt hơn từ 1,7 đến 2,5 lần so với loại P-SBD đối với tất cả các chỉ số lỗi chính – micropipes, sai lệch (EPD/TED/BPD/TSD) và lỗi xếp chồng. Những khác biệt này không phải là việc “phân cấp” tùy ý mà bắt nguồn từ vật lý thiết bị: vùng kênh của MOSFET cực kỳ nhạy cảm với các khuyết tật của chất nền, đòi hỏi chất nền gần như “không có khuyết tật”, trong khi SBD có dung sai tương đối cao hơn.
2. Tại sao MOSFET có yêu cầu cao hơn về chất lượng nền SiC?
2.1 Sự khác biệt cơ bản về cấu trúc thiết bị
Sự khác biệt về khả năng chịu khuyết tật giữa MOSFET (Transitor hiệu ứng trường bán dẫn oxit kim loại) và SBD (Điốt rào cản Schottky) bắt nguồn từ các nguyên tắc hoạt động cơ bản khác nhau của chúng.
SBD là thiết bị hai cực có lõi là rào chắn Schottky được hình thành ở bề mặt tiếp xúc bán dẫn kim loại. Sự truyền tải dòng điện xảy ra chủ yếu gần điểm nối bán dẫn kim loại và tương đối không nhạy cảm với các khuyết tật bề mặt khối sâu. Ngay cả với mật độ sai lệch vừa phải trên chất nền, miễn là chúng không ảnh hưởng trực tiếp đến vùng rào cản thì thiết bị vẫn có thể hoạt động bình thường.
A MOSFET, by contrast, is a three‑terminal device whose core functionality relies on a conductive channel situated between two P‑well regions. This channel carries the entire current during the on‑state, and its integrity directly determines the MOSFET’s transfer characteristics. Channel formation requires precise gate‑voltage modulation of carrier concentration at the SiC/SiO₂ interface, demanding exceptionally high crystalline perfection and interfacial uniformity from the substrate. Any substrate defect – particularly dislocations that propagate through the epilayer – can directly disrupt the electric‑field distribution and carrier transport properties within the channel region.
Fig. 1 Cross‑sectional schematics of (a) 4H‑SiC Schottky barrier diode (SBD) and (b) MOS capacitor (MOSC)
2.2 Specific Effects of Various Defects on MOSFET Performance
(1) Micropipes – The Most Lethal Defect
Micropipes are hollow core dislocations in SiC crystals and are extremely harmful defects. Research has long established that micropipes significantly reduce device breakdown voltage due to their hollow core structure. Each micropipe can act as a local electric‑field concentration point, causing premature breakdown at biases far below the designed voltage. For MOSFETs that must withstand high blocking voltages, the presence of micropipes is nearly unacceptable. This is precisely why MOS‑grade substrates enforce a micropipe density of ≤0.2/cm², while SBD‑grade allows up to 0.5/cm² – a difference that may seem small but has significant implications for yield in large‑area power chips.
(2) Dislocations – Threats to Breakdown Voltage and Reliability
Dislocations are the most common crystalline defects in SiC substrates, primarily comprising threading screw dislocations (TSD), threading edge dislocations (TED), and basal plane dislocations (BPD). Studies indicate that dislocation defects in SiC wafers pose a risk to MOSFET breakdown voltage. In MOSFETs, dislocations can introduce additional recombination centers or leakage paths in the channel region, leading to reduced breakdown voltage and increased off‑state leakage current.
Sự trật khớp mặt phẳng cơ bản (BPD) đáng được quan tâm đặc biệt - chúng đã được xác định là nguyên nhân sâu xa của sự suy giảm lưỡng cực trong điốt thân SiC MOSFET. Trong quá trình dẫn điện của diode cơ thể, sự tái hợp lỗ electron kích hoạt sự mở rộng của các lỗi xếp chồng từ BPD, hình thành các lỗi xếp chồng trong vùng trôi, làm tăng điện trở bật và sụt áp chuyển tiếp của diode cơ thể. Sự xuống cấp này xảy ra trong quá trình vận hành thiết bị lâu dài và là một trong những mối lo ngại nghiêm trọng nhất về độ tin cậy đối với MOSFET SiC.
Ngược lại, SBD ít nhạy cảm hơn với trật khớp. Hatakeyama và cộng sự. báo cáo rằng nếu mật độ khuyết tật của lớp biểu bì đủ thấp – với mật độ sai lệch ở mức 10000 cm⁻² – thì có thể đảm bảo độ tin cậy lâu dài của oxit cổng MOSFET dưới điện trường 3MV/cm. Điều này giải thích tại sao chất nền cấp SBD cho phép mật độ lệch vị trí cao hơn (EPD ≤8000/cm2), trong khi chất nền cấp MOS yêu cầu kiểm soát ở mức ≤4000/cm2.
Hình 2 Ảnh hưởng của mật độ khuyết tật lớp epilayer SiC đến cường độ điện trường oxit cổng
(3) Lỗi xếp chồng – Mối đe dọa trực tiếp đến chất lượng lớp epilayer
Các đứt gãy xếp chồng lên nhau trong lớp nền sẽ xâm nhập vào lớp epiticular tạo thành các đứt gãy lớp sọc (BSF), ảnh hưởng trực tiếp đến chất lượng của lớp epitaxy. Lớp epiticular là khu vực đặt kênh MOSFET và vùng trôi và chất lượng của nó quyết định trực tiếp đến hiệu suất điện của thiết bị. Chất nền ở mức MOS kiểm soát vùng lỗi xếp chồng lên 0,5%, trong khi mức SBD giảm nó xuống 1%.
Chu và cộng sự. (2022) cung cấp thêm bằng chứng thực nghiệm ở cấp độ thiết bị: sử dụng cấu trúc SBD đơn giản để đánh giá chất lượng của các lớp epiticular, người ta nhận thấy rằng tổn thất năng suất SBD của các lớp epitaxy trên các tấm wafer có mật độ khuyết tật cao lên tới 45%, trong khi đó đối với các mẫu có độ khuyết tật thấp chỉ là 17% và có sự khác biệt đáng kể trong phân bố dòng rò giữa hai lớp; Tuy nhiên, tổn thất năng suất của tụ điện MOS không tương quan đáng kể với mật độ khuyết tật và không phù hợp để đánh giá chất lượng bề mặt.
Hình 3 Phân bố tích lũy của dòng rò ngược cho SBD epiticular ở các độ lệch ngược khác nhau: (a) –5V, (b) –10V, (c) –15V, (d) –20V
Đối với các nhà phát triển thiết bị SiC, việc hiểu logic vật lý này là rất quan trọng: lựa chọn chất nền không chỉ đơn giản là chọn “tốt hơn” hay “rẻ hơn” – mà còn là sự kết hợp chính xác dựa trên cấu trúc thiết bị và mục tiêu thử nghiệm.
Cho dù bạn cần chất nền SiC cho nghiên cứu hay ứng dụng công nghiệp, vui lòng liên hệ với chúng tôi qua email tại[email protected] và [email protected].
Tài liệu tham khảo:
- Fukuda, K., Kinoshita, A., Ohyanagi, T., Kosugi, R., Sakata, T., Sakuma, Y., … & Arai, K. (2010, tháng 7). Ảnh hưởng của quá trình xử lý và các khuyết tật vật liệu đến đặc tính điện của SiC-SBD và SiC-MOSFET. Trong Diễn đàn khoa học vật liệu (Tập 645, trang 655-660). Công ty TNHH Xuất bản Trans Tech
- Chu, KW, Tseng, CW, Tsui, BY, Wu, YCS, Yang, CJ, & Hsu, C. (2022, tháng 3). Đánh giá về kiểm tra chất lượng của lớp epiticular và chất nền 4H-SiC pha tạp nặng bằng Điốt rào cản Schottky đơn giản và tụ điện MOS. Năm 2022, Hội nghị quốc tế lần thứ 34 của IEEE về Cấu trúc thử nghiệm vi điện tử (ICMTS) (trang 1-4). IEEE.