Wafer ngoại quan SiC
Liên kết wafer đề cập đến sự liên kết chặt chẽ của hai tấm gương được đánh bóng đồng nhất hoặc không đồng nhất thông qua các quá trình hóa học và vật lý. Sau khi các wafer được liên kết, các nguyên tử tại giao diện phản ứng dưới các lực bên ngoài để hình thành liên kết cộng hóa trị và liên kết với nhau, đạt được một cường độ liên kết cụ thể tại giao diện liên kết. Công nghệ wafer liên kết SIC tiên tiến có thể liên kết và tích hợp các chất nền SIC chất lượng cao và thấp, sử dụng hiệu quả các chất tinh thể dài chất lượng thấp và thúc đẩy giảm chi phí vật liệu SIC cùng với công nghệ tinh thể dài. SIC Bonded Wafer có sẵn và các thông số thô được liệt kê như trong bảng dưới đây. Để biết chi tiết sản phẩm, vui lòng tham khảo nhóm bán hàng của chúng tôi tại[email protected].
1. Đặc điểm kỹ thuật của chất nền SIC ngoại quan
| Đường kính | 4 ~ 8 inch |
| POLYTYPE | 4H-SiC |
| Độ dẫn nhiệt | N |
| Bề mặt hoàn thiện | Đã sẵn sàng cho epi |
| bề mặt | Chất nền dẫn điện |
2. Liên kếtConditions choWafer ngoại quan SiC
Các yếu tố nội tại ảnh hưởng đến chất lượng liên kết là trạng thái hấp phụ hóa học, độ phẳng và độ nhám của bề mặt wafer. Các yếu tố bên ngoài chủ yếu bao gồm nhiệt độ và thời gian liên kết. Thông thường, áp lực cũng được yêu cầu để vượt qua các gợn sóng bề mặt và tăng mật độ liên kết giữa các nguyên tử bề mặt, để đạt được mục tiêu cải thiện sức mạnh liên kết. Các điều kiện cơ bản để xác định thành công hay thất bại của liên kết SIC là:
1) Các điều kiện hình học: Việc sử dụng các kỹ thuật liên kết wafer có thể giải quyết hiệu quả vấn đề không khớp mạng, và cần phải đảm bảo rằng độ phẳng bề mặt và sự khác biệt của mô đun đàn hồi của hai tấm wafer liên kết là nhỏ;
2) Điều kiện cơ học: Bề mặt cần thiết cho liên kết SIC cần phải rất mịn, với độ nhám bề mặt nhỏ, dưới 2nm, đạt được thông qua đánh bóng cơ học hóa học (CMP);
3) Các điều kiện vật lý: Do sự hiện diện của các khiếm khuyết như ranh giới hạt lớn, trật khớp mạng và gai đôi trong quá trình tăng trưởng epiticular hoặc hạt, chúng cũng cần phải được CMP loại bỏ;
4) Điều kiện hóa học: Độ sạch của hai bề mặt liên kết là rất quan trọng, và các tạp chất như kim loại bề mặt và các hợp chất hữu cơ nên được loại bỏ trong quá trình liên kết wafer;
5) Điều kiện năng lượng: Trong quá trình xử lý nhiệt, nhiệt độ có thể gây ra phản ứng hóa học của các chất dư trên bề mặt và việc đưa ra stress nhiệt trong quá trình liên kết có thể dẫn đến biến dạng và các tác dụng phụ khác đối với thiết bị.
Để đạt được chất lượng liên kết tốt, thường cần phải chuẩn bị các tấm wafer được liên kết trước, chủ yếu thông qua ba quá trình: xử lý bề mặt, trước liên kết và xử lý nhiệt.
3. Nghiên cứu về các tấm sic-sic liên kết thông qua liên kết kích hoạt bề mặt (SAB)
Nghiên cứu gần đây cho thấy rằng bằng cách sử dụng công nghệ SAB và công nghệ tẩy da chết cấy ion, liên kết lớp mỏng SIC chất lượng cao được chuyển sang các chất nền SIC đơn chất lượng thấp, đạt được hiệu quả của các chất nền SIC đơn chất chất lượng thấp. Mỗi wafer SIC chất lượng cao có thể được tái sử dụng hơn 30 lần (nghĩa là mỗi wafer chất lượng cao có thể tạo ra hơn 30 lớp mỏng), với mức giảm chi phí dự kiến là 40%. Wafer liên kết SIC thể hiện mật độ khiếm khuyết có thể so sánh với các chất lượng chất lượng cao, với điện trở nhiệt giao diện thấp tới 2,8+1.4/-0,7 m ² k/GW và cường độ điện trường thấp ở giao diện liên kết. Điện trở nhiệt giao diện này hiện là giá trị thấp nhất được báo cáo quốc tế cho giao diện liên kết giữa SIC và các vật liệu khác như SIC, GAN và GA2O3.
Lớp epiticular SIC 6 inch được phát triển trên chất nền ngoại quan đã đạt được năng suất miễn phí khiếm khuyết lên tới 99,2%. Thiết bị MOSFET 1200V, 20M SIC được sản xuất dựa trên lớp epiticular 6 inch này đã chứng minh năng suất hơn 70% (được thử nghiệm trong IDSS <2, A tại các điều kiện 1200V) và hiệu suất và độ tin cậy của nó có thể so sánh với các thiết bị thương mại hiện đại. Thử nghiệm độ bền của mạch cho thấy rằng không có sự xuống cấp của giao diện liên kết dưới dòng điện tăng vượt quá 250A và kéo dài trong 10ms. Thành tích này là báo cáo đầu tiên về dữ liệu thiết bị cấp wafer và độ mạnh hiện tại cao dựa trên wafer liên kết SIC. Kết quả chỉ ra rằng công nghệ ngoại quan này có tiềm năng rất lớn và cung cấp một hướng phát triển quan trọng cho các thiết bị điện tử SIC Power tiết kiệm và bền vững hơn.
Cho dù bạn cần xương wafer của SIC để nghiên cứu hoặc cho các ứng dụng công nghiệp, vui lòng liên hệ với chúng tôi email tại[email protected] và [email protected].