Các hướng tinh thể Silicon mà chúng ta thường nghe thấy lần lượt là <100>, <110> và <111>(được hiển thị trong Hình 1), biểu thị một họ tinh thể. Cấu trúc silicon đơn tinh thể thuộc về tinh thể khối và họ định hướng tinh thể <100> đại diện cho sáu hướng tinh thể: [100], [010], [001], [100], [0-10] và [00-1 ]. Do đó, chúng ta hiếm khi nghe thấy các hướng tinh thể như <001>, <011> và <101>, trong khi các hướng tinh thể <100>, <110> và <111> là phổ biến nhất. Vậy tại sao hiếm khi nghe thấy các họ định hướng tinh thể như <200> và <311> có chỉ số lớn hơn 1? Lý do thực sự liên quan đến mật độ nguyên tử và năng lượng liên kết của mặt phẳng tinh thể. Khoảng cách giữa các mặt phẳng tinh thể d lớn hơn so với các mặt phẳng tinh thể hàm mũ khác lớn hơn 1. Mật độ nguyên tử của mặt phẳng tinh thể cao hơn, khoảng cách giữa các nguyên tử nhỏ hơn, năng lượng liên kết lớn hơn và độ ổn định của mặt phẳng tinh thể là cao hơn. Do đó, hướng tinh thể silicon <100>, <110>, <111> thường được sử dụng cho chất nền silicon hoặc epit Wax. PAM-XIAMEN sản xuất tấm silicon có định hướng <100>, <110>, <111>, thông số kỹ thuật chi tiết vui lòng tham khảohttps://www.powerwaywafer.com/silicon-wafer.

Hình 1 Định hướng tinh thể silicon: <100>, <110>, <111>

1. Đặc điểm của sự định hướng tinh thể silicon với <100>, <110> và <111> là gì?

Đối với hướng tinh thể silicon <100>, mật độ bề mặt nguyên tử=(1+4×1/4)/(a ^ 2)=2/(a ^ 2), khoảng cách bề mặt tinh thể d=a/√(h ^ 2+ k ^ 2+l ^ 2)=0,543nm, mật độ liên kết nguyên tử n100=4/(a ^ 2);

Đối với hướng tinh thể tấm wafer <110>, mật độ bề mặt nguyên tử=(2+4×1/4+2×1/2)/(√2×(a ^ 2))=3,5/(a ^ 2), bề mặt tinh thể khoảng cách d=a/√(h ^ 2+k ^ 2+l ^ 2)=0,384nm, mật độ liên kết nguyên tử n110=3√2/(2×a ^ 2)=2,1/(a ^ 2);

Đối với tấm silicon có hướng tinh thể <111>, mật độ bề mặt nguyên tử=(3×1/6+3×1/2)/(√3/2×(a ^ 2))=2,31/(a ^ 2), khoảng cách mặt phẳng tinh thể d=a/√(h ^ 2+k ^ 2+l ^ 2)=0,314nm, mật độ liên kết nguyên tử n111=2√3/(a ^ 2)=3,5/(a ^ 2);

Mật độ nguyên tử trên mặt phẳng tinh thể giảm dần theo hướng 111>110>100 nên tốc độ khuếch tán và tốc độ ăn mòn tăng theo hướng 111<110<100. Tốc độ ăn mòn trên mặt phẳng 111 là khoảng 1,48um/phút, trên mặt phẳng 110 là khoảng 3,0um/phút và trên mặt phẳng 100 là khoảng 3,4um/phút.

Tốc độ oxy hóa là 111>110>100, do mật độ bề mặt cao của 111 nguyên tử, nhiều liên kết không bão hòa hơn và liên kết nhanh hơn với oxy.

Mật độ liên kết nguyên tử trên bề mặt <110> là thấp nhất nên các tấm silicon có hướng <100> dễ bị phân mảnh hơn, trong khi các tấm wafer có hướng <100> dễ bị phân mảnh thành 4 phần bằng nhau theo hướng với mật độ liên kết nguyên tử thấp nhất và các tấm bán dẫn có hướng <111> dễ bị phân mảnh thành 6 phần bằng nhau.

Mặt phẳng phân cắt của silicon là <111>, vì <111> có mật độ bề mặt nguyên tử cao nhất nên các tinh thể silicon phát triển tự nhiên thường có hướng tinh thể <111> ngoài cùng.

2. Ứng dụng của <100>, <110> và <111> Tấm silicon định hướng tinh thể

2.1 <100> & <110> Tấm silicon định hướng tinh thể cho MOSFET

<100> Chất nền silicon định hướng tinh thể thường được sử dụng để sản xuất các thiết bị điện, chẳng hạn như MOSFET. Những lý do được minh họa như sau:

Các thiết bị nguồn nói chung là các thiết bị kênh bề mặt và mật độ trạng thái khuyết tật bề mặt có tác động đáng kể đến điện áp ngưỡng và độ tin cậy. Mật độ bề mặt nguyên tử bề mặt của (100) mặt phẳng tinh thể là nhỏ nhất, tương ứng với mật độ nguyên tử bề mặt thấp nhất của các trạng thái. Có ít liên kết không bão hòa bề mặt hơn và ít khuyết tật hơn được tạo ra khi bề mặt thiết bị bị oxy hóa;

Do mật độ thấp của mặt phẳng tinh thể (100), tốc độ oxy hóa và ăn mòn nhiệt của nó tương đối nhanh và các chuyên gia về quy trình đã tiến hành nhiều nghiên cứu hơn về quy trình định hướng tinh thể <100>.

Tấm wafer có <100> hoặc <110> là các mặt phẳng tinh thể được sử dụng rộng rãi trong MEMS. Trong quá trình đạt được sự ăn mòn, khắc ướt chủ yếu dựa vào sự khác biệt về tốc độ ăn mòn giữa các mặt phẳng tinh thể khác nhau. Áp dụng xử lý tấm wafer 100 mặt phẳng, sử dụng mặt nạ dọc theo hướng tinh thể <110> và khắc trong dung dịch kiềm, nó có thể đạt được bề mặt nhẵn {111} với góc 54,7 độ với tấm wafer 100 mặt phẳng. Nó thường được sử dụng trong sản xuất các cấu trúc như cảm biến áp suất. Khi khắc ướt tấm silicon 110 mặt, nó thể hiện các đặc tính khác với tấm silicon 100 mặt. Khắc trên 110 tấm silicon phẳng tạo ra các mặt {111} vuông góc với chất nền, có thể mang lại diện tích lớn và bề mặt quang học chất lượng cao, đồng thời có nhiều ứng dụng trong trường quang học.

2.2 <111> Định hướng tinh thể silicon cho thiết bị lưỡng cực

<111> Định hướng tinh thể silicon được sử dụng phổ biến hơn trong các thiết bị lưỡng cực do:

Cấu trúc tinh thể: Theo hướng tinh thể <111>, cấu trúc tinh thể của tấm silicon có tính đối xứng đặc biệt. Sự đối xứng này cho phép kiểm soát tốt hơn chuyển động của electron và lỗ trống trong chế tạo các thiết bị lưỡng cực, dẫn đến hiệu suất và kiểm soát dòng điện tốt hơn, đồng thời cho phép tạo ra sự pha tạp rất nông;

Đặc điểm bề mặt: Mật độ bề mặt nguyên tử định hướng tinh thể <111> là cao nhất và tốc độ hòa tan chậm nhất. Khi chế tạo các mối nối PN, việc điều khiển và thu được bề mặt tiếp giáp phẳng và ổn định tương đối dễ dàng, điều này rất quan trọng để chế tạo các thiết bị lưỡng cực. Bề mặt phẳng giúp chế tạo các điện cực và cấu trúc chính xác, giảm rò rỉ dòng điện và hiệu ứng xuyên hầm điện tử, đồng thời cải thiện hiệu suất và độ tin cậy của thiết bị. Ngoài ra, tốc độ oxy hóa theo hướng tinh thể <111> của tấm silicon cao hơn, điều này có thể làm giảm thời gian oxy hóa;

Tích hợp thiết bị đồng phẳng: Do đặc tính bề mặt tốt và tính đối xứng của các tấm silicon định hướng <111>, nên có thể dễ dàng đạt được việc tích hợp các thiết bị đồng phẳng. Thiết bị đồng phẳng đề cập đến các thiết bị trong đó các electron và lỗ trống hoạt động trên cùng một con chip. Thiết kế này có thể làm giảm điện trở và điện dung giữa các thiết bị, cải thiện tốc độ thiết bị và tiết kiệm điện năng.

Để biết thêm thông tin, xin vui lòng liên hệ với chúng tôi email tạivictorchan@powerwaywafer.com và powerwaymaterial@gmail.com.