Hiện tại, các tấm wafer epiticular silicon P-P+ (pha tạp boron) được sử dụng rộng rãi trong sản xuất các mạch tích hợp quy mô lớn và các thiết bị rời rạc. Các yêu cầu về độ dày của các tấm epiticular P-P+ silicon khác nhau tùy theo loại thiết bị. Để tạo ra các mạch kỹ thuật số tốc độ cao, chỉ cần khoảng 0,5μm lớp biểu bì. Đối với các thiết bị công suất cao, nó là 10-100μm. Độ dày điển hình của màng mỏng silicon pha tạp boron cho quy trình CMOS là 3-10μm.PAM-XIAMEN có thể phát triểntấm silicon epiticularđể đáp ứng nhu cầu của các ứng dụng của bạn.Lấy ví dụ về màng silicon pha tạp boron trên đế silicon pha tạp boron, các thông số được hiển thị như trong bảng bên dưới. Chúng tôi áp dụng công nghệ niêm phong phía sau để kiểm soát chính xác điện trở suất của lớp epitaxy.
1. Thông số kỹ thuật cho wafer silicon epiticular pha tạp Boron
PAMP17407 – SI
| Không. | Tham số | Đơn vị | Giá trị |
| 1. | Phương pháp trồng tinh thể | CZ | |
| 2. | Loại dẫn điện | P | |
| 3. | Định hướng tinh | (100) ± 0,5о | |
| 4. | chất nền | Boron | |
| 5. | Điện trở suất chất nền | Ω·cm | 0,015 ± 0,005 |
| 6. | Biến thiên điện trở xuyên tâm của chất nền | % | <10 |
| 7. | Đường kính | mm | 100,0 ± 0,5 |
| số 8. | Tiểu Chiều dài phẳng | mm | 32,5 ± 2,5 |
| 9. | Định hướng Flat chính | (110)±1о | |
| 10. | Căn hộ thứ cấp | không ai | |
| 11. | Độ dày của chất nền tại điểm trung tâm | mm | 525 ± 15 |
| 12. | |||
| 13. | Kết thúc mặt sau | Khắc | |
| 14. | Quá trình Getter mặt sau | Polysilicon | |
| 15. | Độ dày mặt sau của Poly | mm | 1,20 ± 0,40 |
| 16. | Quy trình đóng dấu mặt sau | LPCVD oxit | |
| 17. | Độ dày oxit | Å | 3500 ± 1000 |
| 18. | TTV Max (sau lắng đọng Epi) | mm | 7 |
| 19. | Thay đổi độ dày cục bộ (LTV, SBID), trên trang web 20×20 mm | mm | <2.0 |
| 20. | Bow Max (sau khi lắng đọng Epi) | mm | 30 |
| 21. | Warp Max (sau khi lắng đọng Epi) | mm | 35 |
| 22. | Loại độ dẫn của lớp Epi | P | |
| 23. | Epi Layer Dopant | Boron | |
| 24. | Điện trở suất của lớp Epi | Ω·cm | 12,0 ± 1,2 |
| 25. | Biến thiên xuyên tâm của điện trở suất Epi | % | <10 |
| 26. | Độ dày của lớp Epi ở trung tâm | mm | 20±2 |
| 27. | Sự thay đổi xuyên tâm của độ dày của lớp Epi | % | <10 |
| 28. | Vùng chuyển tiếp Epi | mm | <2 |
| 29. | Vùng phẳng Epi | mm | >16 |
| 30. | Trật khớp | Không ai | |
| 31. | Trượt | Không ai | |
| 32. | Sương mù | Không ai | |
| 33. | vết trầy xước | Không ai | |
| 34. | Chip cạnh | Không ai | |
| 35. | Lúm đồng tiền | Không ai | |
| 36. | Vỏ cam | Không ai | |
| 37. | Vết nứt / gãy | Không ai | |
| 38. | Lừa đảo | Không ai | |
| 39. | Vấn đề nước ngoài | Không ai | |
| 40. | Trở lại nhiễm bẩn bề mặt | Không ai | |
| 41. | Tán xạ ánh sáng cục bộ (LLS) với kích thước >0,3μm | chiếc / wfr | ≤20 |
| 42. | Hố khắc nông | cm-2 | <1·102 |
| 43. | Kim loại bề mặt (Na, K, Zn, Al, Fe, Cr, Ni, Cu) | tại / cm-2 | <1·1011 |
2. Boron Doping trong Silicon do CZ trồng
Boron (B) là một tạp chất hoạt động điện quan trọng trong silicon Czochralski loại p, được pha tạp có chủ ý. Đặc biệt, wafer silicon pha tạp nhiều boron thường được sử dụng làm vật liệu nền cho wafer epiticular p/p+. Sự ra đời của một số lượng lớn các nguyên tử boron có thể cải thiện độ dẫn điện của wafer silicon đơn tinh thể.
Tại sao B là tạp chất hoạt động điện quan trọng nhất trong silic đơn tinh thể loại p? Những lý do là:
Trước hết, khi nguyên tử B được đưa vào, các lỗ sẽ được tạo ra trong tinh thể silicon cùng một lúc và số lượng lỗ sẽ tăng lên khi nồng độ nguyên tử B tăng lên.
Thứ hai, nhóm IIIAcác nguyên tố B, Al, Ga và In đều là tạp chất nhận, có thể tạo lỗ trống cho tinh thể Si. Tuy nhiên, do hệ số phân ly của Al, Ga và In quá nhỏ nên rất khó kiểm soát điện trở suất tinh thể khi pha tạp nếu chúng được sử dụng làm chất pha tạp. Hệ số phân tách của pha tạp boron trong Si là khoảng 0,8, gần bằng 1, do đó điện trở suất của silicon pha tạp boron có tính nhất quán tốt ở đầu và đuôi, và việc sử dụng toàn bộ tinh thể đơn được cải thiện.
Thứ ba, điểm nóng chảy và điểm sôi của boron cao hơn so với silicon. B hầu như không bay hơi trong quá trình phát triển của tinh thể silicon, điều này đảm bảo sự phù hợp giữa nồng độ pha tạp mục tiêu và nồng độ thực tế trong quá trình phát triển tinh thể.
Thứ tư, B có độ tan rắn lớn (2,2X 1030/ cm3) trong đơn tinh thể silicon ở nhiệt độ phòng. Do đó, phạm vi có thể kiểm soát điện trở suất của wafer Si loại p tương đối lớn bằng cách điều chỉnh nồng độ B và điện trở suất tối thiểu có thể đạt tới 0,1m Ω·cm -1.
Thứ năm, sự khuếch tán của B trong Si thuộc về sự khuếch tán của các nguyên tử thay thế, khó đạt được thông qua sự phát sinh và di chuyển của các khuyết tật nhiệt tinh thể. Điều này đảm bảo tính ổn định của số lượng và vị trí của B trong silicon, nghĩa là tính ổn định của vật liệu bán dẫn loại p được pha tạp bởi B.
Để biết thêm thông tin, vui lòng liên hệ với chúng tôi qua email victorchan@powerwaywafer.com và powerwaymaterial@gmail.com.